home *** CD-ROM | disk | FTP | other *** search
/ Turnbull China Bikeride / Turnbull China Bikeride - Disc 2.iso / BARNET / ARMLINUX / MAIL / 9807 / 000085_neil@causality.com _Fri Jul 3 00:20:30 1998.msg < prev    next >
Internet Message Format  |  1998-08-03  |  2KB
  1. Return-Path: <neil@causality.com>
  2. Received: from post.mail.demon.net (post-12.mail.demon.net [194.217.242.41])
  3.     by odie.barnet.ac.uk (8.8.6/8.8.6) with SMTP id AAA30146
  4.     for <willy@odie.barnet.ac.uk>; Fri, 3 Jul 1998 00:20:29 +0100
  5. Received: from (causality.com) [158.152.208.192] 
  6.     by post.mail.demon.net with esmtp (Exim 1.82 #2)
  7.     id 0yrsfF-0007UP-00; Thu, 2 Jul 1998 23:21:17 +0000
  8. Sender: neil@odie.barnet.ac.uk
  9. Message-ID: <359C1198.368A09AD@causality.com>
  10. Date: Fri, 03 Jul 1998 00:02:48 +0100
  11. From: "Neil A. Carson" <neil@causality.com>
  12. Organization: Causality Limited
  13. X-Mailer: Mozilla 4.04 [en] (X11; I; FreeBSD 3.0-CURRENT i386)
  14. MIME-Version: 1.0
  15. To: Matthew Wilcox <willy@odie.barnet.ac.uk>
  16. CC: phil@oregan.net, linux-arm@vger.rutgers.edu
  17. Subject: Re: ARM and RPM
  18. References: <199807020947.KAA28766@odie.barnet.ac.uk>
  19. Content-Type: text/plain; charset=us-ascii
  20. Content-Transfer-Encoding: 7bit
  21. Status: RO
  22.  
  23. Matthew Wilcox wrote:
  24.  
  25. > The Really Bad Thing is that on StrongARM, SWP does _not_ bypass the
  26. > cache, which makes life harder for SMP systems.  Of course, this isn't
  27. > the only `interesting' feature of the StrongARM's cache, but this
  28. > has been discussed ad nauseam previously on this list and those who
  29. > are interested may grep the archives.  One work-around is to put all
  30. > semaphores in an uncached page.  Another is to disable the data cache
  31. > entirely and put a shared discrete cache on your SMP processor card,
  32. > as Acorn are rumoured to be doing for Phoeb[l]e.
  33.  
  34. Good description of SWP, much better than mine! Semaphores have to go in
  35. an uncached area with SA, I think. Bit silly really---but not
  36. impossible.
  37.  
  38. Pretty unlikely I would think. As the bus clock can't run at more than
  39. 66MHz on current chips, and the current speed of main memory can exceed
  40. this on bursts (100MHz), there's no point in putting a cache on the
  41. outside---main memory may just as well be used instead :) If SA could
  42. run its external bus at say 200MHz, then I guess one could implement an
  43. external cache effectively. However, this is unlikely to happen. This
  44. effectively means that efficient SMP with StrongARMs is impossible.
  45.  
  46. > If I've misheard a rumour, I'd like to apologise now and hope that
  47. > someone will correct me authoritatively.
  48.  
  49. Not authoritative, just technical :)
  50.  
  51.     Regards,
  52.  
  53.     Neil
  54.  
  55. -- 
  56. Neil A. Carson
  57.